왜 진법에 수를 붙이는가

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1. 명명 행위의 기술적 의미

수학적 대상에 고유명을 부여하는 것은 단순한 수사가 아니라 추상 레이어를 한 단계 올리는 아키텍처 결정이다. π를 '파이'로 부르기 전까지 원주율은 "지름에 대한 둘레의 비"라는 서술로만 존재했다. 명명 이후 파이는 오일러 공식(eⁱπ + 1 = 0), 푸리에 변환, 통계 분포 등에서 독립 심벌로 기능하게 됐다. 크라우니 진법은 자연상수 e에 동일한 절차를 적용한다.

선언: π를 '파이'라 부르듯, e(≈ 2.71828)를 '크(Cr)', 1/e(≈ 0.36788)를 '카(Ka)'라 명명한다.

기호 규칙:

• Cr — 크라우니(Crowny)의 앞 두 글자. 거시 팽창 상수.
• Ka — 카라(Kara). 미시 수축 상수. Cr의 역수.
• 축약 표기 크' (Cr′) 사용 가능.

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2. Cr과 오일러 e의 역할 분리

두 상수는 수치 동일성(e = 2.71828…)에도 불구하고 의미론적 레이어가 다르다.

핵심 정의(명세서 §1):

"Cr = 4상균형3진 공간이 무한 팽창하면서도 정보 충돌·공백 없이 붕괴하지 않는 임계 팽창률."

방향(티/옴/타)과 스케일(크/카)은 역할 분리 원칙에 따라 독립 축으로 설계된다. 티·타는 나침반(direction), 크·카는 보폭(magnitude).

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3. 4상 위상 아키텍처 — 2비트 인코딩

크라우니 진법의 상태 공간은 수직 4레이어로 구성된다.

구조적 이점:

1. 부호비트(MSB) 소멸 — 음수를 별도 비트 없이 타(Ta) 위상으로 표현
2. 뺄셈 소멸 — 위상을 타로 전환 후 덧셈. 전용 감산 회로 불필요 (게이트 절반)
3. 현실 벡터 1:1 — 매수/매도, 가속/감속, 팽창/수축을 티/타로 직접 매핑

사상인코더.한선 모듈이 2비트 인코딩/디코딩과 FPGA 시프트 상수를 담당한다.

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4. 격자망(LUT) 설계 — 런타임 부동소수점 연산 금지

e는 무리수이므로 임의 정밀도 실수 연산은 하드웨어 구현에서 비용이 크다. 크라우니 진법은 이를 사전 계산된 정수 격자(Look-Up Table)로 대체한다. 런타임에는 격자 매칭(O(1) 조회)만 수행한다.

4.1 거시 격자 Crⁿ (팽창 — 티 방향)

Cr7 = 1096 — 소수점 절단 후 1의 자리까지 보존(거래 무결성 원칙).

4.2 미시 격자 Kaⁿ × 1000 (수축 — 타 방향)

소수점 3자리 미만은 '음(Um)' 영역으로 절단(Truncate). 필요 시 하위 차수 격자에서 Lazy Evaluation.

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5. 핵심 연산 규칙 — 셀·프레임·깃든수·음 덤프

증폭(+, 티):  V_out = (⌈eⁿ⌉ · û_Ti) + Um_buffer    ← 올림 프레임, 잉여→음
감소(−, 타):  V_out = (⌊eⁿ⌋ · û_Ta) + Um_buffer    ← 내림 프레임, 잉여→음

4단계 프로세스 (덧셈·뺄셈 강제맞춤 폐기):

1. 방향 설정 — 증폭이면 티(+), 감소이면 타(−)
2. 프레임 씌우기 — 입력값을 덮는 최소 Crⁿ 격자 호출키 할당 (올림, ⌈V/격자⌉)
3. 깃든수 입주 — 프레임 안에 내림 처리한 유효값 배치 (⌊V⌋)
4. 음 덤프 — (프레임 − 깃든수)를 Layer0(음)으로 즉시 라우팅

검증 예 (명세서 §5):

V = 15.7 → 프레임 20(Cr3 호출키) / 깃든수 15 / 음 덤프 5. O(1) 처리.

가시공간 모델: 티:옴:타 = 1:1:1, 총량 3. 모든 수학적 찌꺼기(오차·양수+음수 충돌 잔재)는 음(≥3)이 흡수 → 가시공간은 항상 정수.

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6. FPGA 이진 정착 — 비트시프트 1클럭 구현

e 격자를 2진 하드웨어에 올릴 때 이상값(2.71828, 0.36788)을 이진분수 최근사로 고정한다.

Verilog 모듈 crowny_shift (rtl/크라우니시프트.v):

• 티 경로: x + (x >> 1) + (x >> 2) — ≈ 2.75배 증폭
• 타 경로: (x >> 2) + (x >> 3) — ≈ 0.375배 감쇠
• err_x1000 포트: 파생오차 × 1000 정수 출력 → 음버퍼 직결

검증: iverilog 12/12 PASS, yosys 합성 298셀, 0 problems. 한선씨 동반: 회로합성.한선 (RTL → 합성가능 Verilog 생성 파이프라인).

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7. 6모듈 스택 — 이름에서 추론 에이전트까지

이중 트랙 아키텍처 (§11):

• 인식트랙: LLM(감각기관/파서) — 의미의 극성·강도만 추출
• 추론트랙: 크라우니 규칙매트릭스 — 결정론적 O(1) 판정 (가속실행 / 방어전환 / 관찰유지)

의미어 벡터 예:

"성장/확장"    → 10 (티, ×2.75배)
"손실감소/효율화" → 11 (타, ×0.375배)
"문맥오차"     → 00 (음, 버퍼 라우팅)

가져오기 결합: 추론엔진 v4.0은 4코어(의미어매핑_코어, 사상인코더_코어, 크라우니진법2_코어, 방사형셀코어_코어)를 무별칭 가져오기로 결합한다. 네임스페이스 별칭 금지(함수 정의명만 접두, 내부 호출·전역 참조 미접두 → 충돌 0 설계).

end-to-end 검증: "자산 확장 가속" → 가속실행 + 음회생. 회귀 9/9 GREEN.

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8. 관련 파일 및 구현 상태

구현 완료 상태(2026-06-21): 6모듈 전체 + FPGA RTL + 가져오기 결합(v4.0) + 방사형 셀코어 영속화(셀코어.dat). Workflow 5에이전트(속행집사 Sonnet), 580K 토큰 병렬 구축. 메인세션이 5/5 독립 재컴파일·재실행 검증.

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9. 1장의 위치 — 선언과 도구화

이 장은 수체계 선언의 첫 계단이다. 크라우니 진법의 나머지 장(격자 연산, 4상 대수, FPGA 회로, 추론 에이전트 구현)은 모두 이 선언 위에 쌓인다.

이름을 붙이는 것이 도구화의 시작이다. e → 크(Cr), 1/e → 카(Ka). 이 두 이름이 없었다면 격자·위상·추론 에이전트로 이어지는 수직 스택은 시작조차 할 수 없었다.

ISA729 및 한선씨 VM이 이 수체계를 기계어 레벨까지 지원하며, 6모듈 전체가 한선씨(.한선) 소스로 작성·컴파일된 단일 언어 스택임을 최종 확인한다.